Синтез автомата с “жесткой” логикой

1.1. Описание способов  адресации. 

        Основные режимы адресации источников (SR) и приемников (DR) информации.

        Примечания: Rn – регистр, заданный  в R-поле команды, (R0)- содержимое индексного регистра.

        Адресация источников SR и приемников  DR в одно - и двухадресных командах  осуществдяется  с использованием 8 регистров общего назначения (Rn=R0...R7), задаваемых в поле R.

С точки зрения программиста все способы адресации  делятся на  регистровую, прямую и косвенную. При использовании  регистровой адресации операндом  является содержимое указанного регистра. При использовании автодекрементной, автоинкрементной и индексной адресации операнд выбирается из памяти по адресу, вычисляемому на основе содержимого указанного регистра. При использовании косвенной адресации получаемый адрес указывает на ячейку, хранящую адрес операнда.

1.2. Описание JK триггера.

     Триггер является элементом, который может находиться в одном из двух устойчивых состояний. Одному из этих состояний приписывается значение 1, а другому 0. Состояние триггера распознается по его выходному сигналу. Под влиянием входного сигнала триггер может скачкообразно переходить из одного устойчивого состояния в другое, при этом скачкообразно изменяется уровень напряжения его выходного сигнала.

     Для удобства использования в схемах вычислительных устройств триггеры обычно имеют два выхода: прямой Q (называется также «выход 1») и инверсный Q («выход 0»). У единичного состояния триггера на выходе Q высокий уровень сигнала, а в нулевом – низкий. На выходе Q наоборот.

     Схемы триггеров можно разделить на несколько типов: с установочными  входами – RS-триггер, со счетным входом – Т-триггер, а также D-триггер,     JK-триггер и др.

     Распространенным  типом триггера в системе интегральных логических элементов является двухтактный  JK-триггер, условное обозначение которого показано на рисунке: 
 
 
 
 
 
 
 
 

       
 
 
 
 
 

     У рассматриваемого триггера имеются  входы несинхронизируемой установки R и S, с помощью которых при С=0 триггер может быть установлен в состояние 1 путем подачи R=1 и S=0 либо в состояние 0 путем подачи R=0 и S=1. При подаче сигналов R=S=1, не меняющих состояние схемы, работа триггера осуществляется под воздействием синхронизирующих входных сигналов. В этом случае функционирование триггер может быть описано таблицей: 
 

 

     Здесь J=J₁J₂J₃ и К=К₁К₂К₃. Входы J и K соответствуют входам установки в 1 и 0 триггера. Однако в отличие от RS-триггера, в JK-триггере сигналы 1 могут одновременно поступить на входы J и K, при этом состояние триггера изменяется на противоположное, т.е. при J=K схема ведет себя как триггер со счетным входом.

     

     Функцию переходов JK-триггера можно представить в виде булевой функции:

 

при условии, что  RS=1.

     JK-триггер удобен тем, что при различных вариантах подключения его входов можно получить схемы, функционирующие как RS- D - и T-триггеры.

2.1. Описание команд

      2.1.1. Команда MUL

           Команда MUL – Двухадресная арифметическая команда.

       Назначение: Операция умножения двух целых чисел без учета знака.

       Мнемоника: MUL.

       Восьмеричный  код:  070RDR.

     Описание: Команда выполняет умножение двух операндов без учета знаков. Алгоритм зависит от формата операнда команды и требует явного указания местоположения только одного сомножителя, который может быть расположен в памяти или в регистре. Местоположение второго сомножителя фиксировано и зависит от размера первого сомножителя:

• если операнд, указанный в команде — байт, то второй сомножитель должен располагаться в al;
• если операнд, указанный в команде — слово, то второй сомножитель должен располагаться в ax;
• если операнд, указанный в команде — двойное слово, то второй сомножитель должен располагаться в eax.

     Результат умножения помещается также в  фиксированное место, определяемое размером сомножителей:

• при умножении байтов результат помещается в ax;
• при умножении слов результат помещается в пару dx:ax;
• при умножении двойных слов результат помещается в пару edx:eax.

     Применение: Команда mul выполняет целочисленное умножение операндов без учета их знаковых разрядов. Для этой операции необходимо наличие двух операндов-сомножителей, размещение одного из которых фиксировано, а другого задается операндом в команде. Контролировать размер результата удобно, используя флаги cf и of.

     Состояние флагов после выполнения команды:

     Если  старшая половина результата нулевая: 

 

     Если  старшая половина результата ненулевая: 

 

     2.1.2. Команда ASR

Описание:

Выполнение сдвига всех битов Rd на одно место вправо. Состояние  бита 7 не изменяется. Бит 0 загружается во флаг переноса (С) регистра состояния (SREG). Эта команда эффективно делит значение дополнения до двух на два, без изменения знака. Флаг переноса может быть использован для округления результата.

Операция:

 

16-разрядный  код операции: 

Булевы выражения  регистра статуса (SREG)

 

      2.1.3. Команда BIT

      2.1.4. Команда BNE

Перейти, если не равно (Branch if Not Equal)

Исходные формы, режимы адресации, машинные коды и количество циклов

В приведенной  ниже таблице приведены все команды  переходов.