Проектирование микропроцессорной системы

"center">Рисунок

     Работа  микропроцессора синхронизируется двумя неперекрывающимися последовательностями сигналов Ф1 и Ф2. Эти сигналы формирует тактовый генератор КР580ГФ24. К выводам микросхемы X1 и X2 подключается кварцевый резонатор с частотой, в 9 раз более высокой, чем частота следования тактовых импульсов Ф1 и Ф2. Сформированные генератором гармонические колебания  поступают на вывод PCLK для контроля работы генератора и синхронизируют работу тактовых импульсов. На выводы Ф1 и Ф2 выдаются требуемые для работы микропроцессора высоковольтные последовательности тактовых импульсов. На специальный вывод подаётся последовательность тактовых импульсов Ф2 с уровнями, характерными для микросхем ТТЛ. С помощью сигнала SYNK на вывод STSTB передаются импульсы Ф1, соответствующие началу каждого второго периода циклов работы микропроцессора. Кроме того, предусмотрены вход и выход сигнала сброса, вход и выход сигнала готовности.

     Условное  графическое изображение БИС КР580ГФ24 приведено на рисунке.

 

     Назначение  выводов БИС КР580ГФ24

 

     Контроллер системной шины 8288 предназначен для работы в составе микропроцессорной системы . В зависимости от состояния МП контроллер управляет обменом данными между локальной шиной (ЛШ) и системной шиной (СШ) при наличии доступа к управлению шинами МП, а также между локальной шиной и шиной ввода-вывода или резидентной шиной.

     К1810ВГ88.

     

 
 
 
 
 
 

Входы S0-S2 – предназначены для подключения к центральному микропроцессору. 

 

 
 
 
 
 
 
 
 
 
 
 
 

Функционирование  микросхемы осуществляется на основании следующего кода: 
CLK –подключение системного генератора 
AEN – строб управления выдачи командных сигналов контроллера (используется в случаях обращения к резидентной шине в/в.) 
СEN – сигнал управления при каскадировании ВГ88 
IOB -  признак обращения к системной шине («0» -системная шина, «1» - резидентная шина) 
MRDC – системный сигнал чтения из памяти 
MWTC – системный сигнал записи в память 
AMWC – опережающий строб при обращении к памяти 
IORC – системный сигнал ввода 
IOWC – системный сигнал вывода 
AIOWC – опережающий строб 
INTA – системный сигнал подтверждения прерывания 
DEN  - строб сопровождения данных для фиксации в регистры-защелки 
ALE – строб сопровождения адреса в регистр-защелку 
OT/R – сигнал определяющий направление передачи информации («0» -запись в память; 1»- считывание) 
STB – сигнал стробирования адреса 
PDEN – используется при каскадировании контроллеров системной шины в микропроцессорные вычислительные системы.

 

Функциональная  схема включения.  
Данная функциональная схема используется при работе микропроцессора в максимальном режиме при организациях многопроцессорных систем.

 
 

     3. Блок дешифрации адресов

     Блок  дешифрации адресов проектируемой  МПС состоит из трёх частей: схемы  формирования сигналов CS (выбор кристалла) для микросхем ОЗУ блока памяти, схемы формирования сигналов CS для микросхем ПЗУ блока памяти и схемы формирования сигналов CS для программируемых периферийных БИС блока внешнего интерфейса.

     На  основе исходных данных число БИС  ОЗУ в блоке памяти, Nram=64Kb/8=8 т.е. общий объём ОЗУ делим на объём одной микросхемы. Аналогично число БИС ПЗУ в блоке памяти Nrom=64Kb/8=8.

     Для определения начального адреса ПЗУ необходимо из всего объёма адресного пространства процессора в 1 Mb (100000₁₆) вычесть заданный объём ПЗУ (число ячеек), т.е. 64Kb (64 * = 10000₁₆). Получаем: 100000₁₆ – 10000₁₆ = F0000₁₆. Таким образом ПЗУ всегда находится в самом конце первого мегабайта адресного пространства, т. к. после включения питания ЦП выбирает для исполнения первую команду по адресу FFFF0₁₆.

     Для определения конечного адреса ОЗУ  необходимо к заданному начальному адресу прибавить число ячеек ОЗУ и вычесть единицу. Получаем:

     10000₁₆ + 10000₁₆ - 1= 1FFFF₁₆.

     Определим номера разрядов шины адреса для формирования общего сигнала выборки ОЗУ (SELECT_RAM). Это те из 20 разрядов адреса, двоичные значения которых остаются постоянными для всех адресов из диапазона ОЗУ:

10000₁₆ … 1FFFF₁₆ = 00010000000000000000₂ … 00011111111111111111₂.

     Разряды, сохраняющие постоянное значение, подчёркнуты. Они соответствуют сигналам системной  шины адреса A₁₉, A₁₈, A₁₇, A₁₆

     Таким образом, сигналы A₁₉, A₁₈, A₁₇, A₁₆ подаются на блок дешифрации адресов и формируют общий сигнал выборки ОЗУ

 

     SELECT_RAM = A₁₉ & A₁₈ & A₁₇ & ⌐A₁₆ (MRDC v MWTC)

 

     В формировании сигнала SELECT_RAM участвуют также сигналы MRDC, MWTC системной шины управления, т. к. ОЗУ в блоке памяти должно быть выбрано (активно) только во время циклов чтения или записи в память. Во время циклов ввода-вывода ОЗУ не выбрано (пассивно; хранит раннее записанную информацию).

С помощью сигнала  SELECT_RAM и нескольких старших разрядов из числа оставшихся

A₁₅ … A₀ необходимо сформировать сигналы CSx для выборки отдельных БИС ОЗУ. Число дополнительных разрядов ША для дешифрации n=log₂ Nram-1=2

Таким образом  для формирования отдельных сигналов CS₁ CS₂ CS₃ CS₄

используем разряды  A₁₅ , A₁₄ системной шины адреса. Остальные 14 младших разрядов системной шины адреса на блок дешифрации адресов не подаются, а подключаются непосредственно к адресным входам микросхемы ОЗУ в блоке памяти.

Перебирая все  возможные комбинации для сигналов A₁₅ , A₁₄ запишем логические выражения для отдельных сигналов CS выборки микросхемы ОЗУ

 CS₁ = SELECT_RAM & ⌐A₁₅ & ⌐A₁₄

CS₂ = SELECT_RAM & ⌐A₁₅ & A₁₄

CS₃ = SELECT_RAM & A₁₅ & ⌐A₁₄

CS₄= SELECT_RAM & A₁₅ & A₁₄

     Определим номера разрядов шины адреса для формирования общего сигнала выборки ПЗУ (SELECT_RОM). Это те из 20 разрядов адреса, двоичные значения которых остаются постоянными для всех адресов из диапазона ПЗУ:

     FFFF0₁₆ … F0000₁₆ = 11111111111111110000₂ … 11110000000000000000₂.

     Разряды, сохраняющие постоянное значение, подчёркнуты. Они соответствуют сигналам системной шины адреса A₁₉, A₁₈, A₁₇, A₁₆.

     Таким образом, сигналы A₁₉, A₁₈, A₁₇, A₁₆ подаются на блок дешифрации адресов и формируют общий сигнал выборки ПЗУ

SELECT_RОM= A₁₉ & A₁₈ & A₁₇ & A₁₆ & MRDC

     Здесь используется только управляющий сигнал чтения из памяти, т. к. в процессе функционирования МПС из ПЗУ только считываются коды машинных команд управляющей программы. При этом для формирования отдельных сигналов выборки микросхем ПЗУ используются разряды A₁₅ и A₁₄ системной шины адреса. Остальные 14 младших разрядов (A₁₃ … A₀) на блок дешифрации адресов не подаются, а подключаются непосредственно к адресным входам микросхем ПЗУ в блоке памяти.

      = SELECT_RОM & ⌐A₁₅ & ⌐A₁₄

      = SELECT_RОM & ⌐A₁₅ & A₁₄

      = SELECT_RОM & A₁₅ & ⌐A₁₄

      = SELECT_RОM & A₁₅ & A₁₄

 
 
 
 

     

 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

     Рис. 4 Схема дешифрации адреса ОЗУ и  ПЗУ

     Порты ввода – вывода адресуются 16 –  ю младшими разрядами системной  шины адреса. В проектируемой МПС  достаточно использовать лишь 8 младших разрядов (А₇…А₀). При этом от одного до 4 – х (в зависимости от типа программируемой БИС) младших разрядов подключаются непосредственно к адресным входам периферийных БИС в блоке внешнего интерфейса. Таким образом в блок дешифрации адресов будем использовать только 4 разрядов ША (А₇…А₄).

     Отсюда  следует, что начальный адрес  ввода – вывода для второй периферийной БИС на 16 больше заданного начального адреса ввода – вывода для первой БИС. То есть в данном случае:

     Addr.2 = Addr.1 + 10₁₆ = 0C0₁₆ + 10₁₆ = 0D0₁₆

     Представим  начальные адреса в виде двоичных комбинаций адресных сигналов. Начальный  адрес первой периферийной БИС 0С0₁₆ = 11000000. Начальный адрес второй периферийной БИС 0D0 = 11010000. Получаем логические выражения для сигналов выборки обеих периферийных БИС:

      = A₇ & A₆ & ⌐A₅ & ⌐A₄

      = A₇ & A₆ & ⌐A₅ & A₄

 

     В формировании сигналов выборки участвуют  также сигналы IORC, IOWC системной шины управления, т. к. каждая периферийная БИС в блоке внешнего интерфейса должна быть выбрана (для обмена данными между ЦП и её внутренними регистрами) только во время циклов ввода – вывода. Во время циклов памяти программируемые периферийные БИС отключены от системной шины данных, т. е. соответствующие их выходы находятся в третьем состоянии (Z – состоянии).

     На  рис. 5 показана схема формирования сигналов CS выборки периферийных БИС блока внешнего интерфейса.

     

 
 
 
 
 
 
 
 
 
 
 
 

     Рис. 5 Схема дешифрация адреса периферийных БИС

 

4. Блок памяти

Блок памяти реализуется следующим образом. Все БИС ОЗУ и ПЗУ, разбиваются попарно. По одному зи входов CS у микросхем в паре объединяются и на них подается соответствующий сигнал CS_x из блока дешифрации адресов. Микросхемы в паре активизируются одновременно, только если в цикле чтения и записи, начиная с четного адреса, происходит передача слова, то есть если в цикле используются все 16 линий данных системной шины. В других случаях выбирается только одна микросхема из пары.