Архитектура ЭВМ

stify">     Регистр множителя должен иметь цепи сдвига влево, регистр множимого – цепи сдвига вправо. Сумматор частичных  произведений не имеет цепей сдвига. Последовательность действий на каждом шаге определяется старшим разрядом регистра множителя. При этом методе и регистр множимого, и сумматор частичных произведений должны иметь  двойную длину. Однако, как и третий метод, он не требует дополнительных цепей сдвига для выполнения деления. Также в случае этого метода можно  совмещать во времени операции сдвига и сложения и за этот счет увеличить  быстродействие АЛУ при выполнении умножения (а также деления). Если необходимо образование произведения двойной длины (напр. при операциях  с целыми числами), то наиболее экономичным  является первый способ (т.к. все регистры одинарной длины). Если в результате умножения достаточно иметь произведение одинарной длины, то целесообразно  использовать либо 1ый, либо 4ый метод умножения. При использовании 1го требуется введение дополнительных цепей сдвига для реализации деления, а при использовании 4го необходимо удлинение сумматора. При образовании произведений одинарной длины простое отбрасывание младших разрядов вносит погрешность, которая будет накапливаться, т.к. произведение всегда будет вычисляться с недостатком. Поэтому для повышения точности вычислений часто производят округление результата умножения, вследствие чего погрешность становится знакопеременной. Для округления длина сумматора увеличивается на 1 разряд. После образования произведения к этому дополнительному разряду добавляется 1. Если он был равен 0, то произведение получается с недостатком. Если был равен 1, то произведение получается с избытком. При этом максимальное значение погрешности равно половине 1 младшего разряда.

7. Методы  ускорения умножения. Умножения на 2 разряда множителя

 

     Классификация: 1) аппаратное 2) логическое (за счет развертывания процесса умножения во времени) 3) алгоритмическое (смешанные)

     Устранение  фиктивных операций сложения и объединение  одноразрядных сдвигов в единые многоразрядные сдвиги.

     Аппаратные  методы – развертывание процесса умножения в пространстве, за счет укрупнения блоков обрабатываемой информации и уменьшения числа этих блоков.

     Эти методы вызывают усложнение схемы АЛУ  и не затрагивают схемы управления. При реализации логических методов  ускорения умножения усложняется  в основном схема управления АЛУ.

     Виды  аппаратных методов ускорения умножения:

1. Ускорение выполнения операций «+» и «>>» (за счет элементной базы и технологии)
2. Введение дополнительных цепей сдвига, которые за один такт могут производить сдвиг информации в регистрах сразу на несколько разрядов.
3. Совмещенные по времени операции + и >>. Классификация логических методов ускорения умножения. В основе логических методов УУ лежит целенаправленный анализ цифр множителя. Этот анализ позволяет исключить из процесса умножения ряд микроопераций сложения и сдвига. Анализу подвергается или 1 разряд или 2-3-4. 1) Метод, позволяющий уменьшить количество сложений 2) количество сдвигов. Если при выполнении умножения в множителе встречается группа 1, то вместо сложений, число которых равно количеству единиц в группе можно выполнить одно сложение и одно вычитание. Выполнить следующее: 1) множитель сдвигается до появления первой единицы. 2) производится вычитание множимого и сдвиг множителя до появления первого нуля. 3) производится прибавление множимого и вновь сдвигается множитель до появления первой единицы.
1. Модифицированный метод. а) 0001000 Если две группы нулей разделены единицей, в К-той позиции, то вместо выполнения в К n сложений в K+1 позиции достаточно выполнить толко сложение в К-ой позиции. б) 1110111 – достаточно только вычитание в К-ой позиции.
2. Анализ двух разрядов множителя. Если пара 00, то производится простой сдвиг на два разряда вправо суммы частичных произведений. Если 01, то к сумме частичных произведений прибавляется одинарное множимое и сумма частичных произведений сдвигается на два разряда вправо. При 10 прибавляетя удвоенное множимое и сумма частичных произведений сдвигается на два разряда вправо. При 11 из суммы частичных произведений вычитается одинарное множимое и сумма частичных произведений сдвигается на два разряда вправо. При обработке следующей пары следует учесть, что при 11 на следующем шаге надо прибавить к сумме одинарное множимое.

8. Деление дробных чисел

 

     Сводится  к многократному вычитанию сначала  из делимого, а потом из остатков (эти остатки умножаются на основание  системы счисления – 10).

     Сравнение величины модуля делимого и делителя, а впоследствии и остатков в ЭВМ  производится с помощью операции вычитания (с помощью знака разности). Умножение делимого, а впоследствии остатков от деления на основание системы счисления осуществляется сдвигом исходного числа влево на 1 разряд. Z = X / Y. X – делимое, Y –делитель.

9. Деление целых положительных чисел

 

     Делимое всегда берется двойным словом – 2n. Делитель – n. Модули операндов формируют n-1 разрядную сумму, часть частного и n-разрядный остаток со своим знаком. Знак остатка должен совпадать со знаком делимого. При большей величине модуля делимого и малой делителя – случай некорректного деления => перед началом необходимо провести проверку на корректность деления. Z=|X|/|Y| < 2^(n-1). Проверку можно совместить с первым шагом деления. |X|-2^(n-1)|Y|<0. Если результат пробного вычитания >0, то |Z|>=2^(n-1), и деление невозможно. Если <0, то можно выполнить деление.

     Алгоритм  деления с неподвижным делителем  с восстановлением остатка:

     1. Берутся модули от делимого  и делителя.

     2. Исходное значение частичного  остатка полагается равным старшим  разрядам делимого

     3. Частичный остаток удваивается  путем сдвига на один разряд  влево, при этом в освобождающийся  при сдвиге младший разряд  частичного остатка заносится  очередная цифра делимого.

     4. Из сдвинутого частичного остатка  вычитается делитель и анализируется  знак результата вычитания.

     5. Очередная цифра модуля частного  равна 1, если результат вычитания  положителен, и 0, если отрицателен.  В последнем случае значение  остатка восстанавливается до  того, которое было до вычитания

     6. Пункты 3-5 последовательно выполняются  для получения всех цифр модуля  частного.

     7. Знак частного плюс, если знаки  делимого и делителя одинаковы,  и минус в противном случае.

     Алгоритм  без восстановления остатка:

     4. Из сдвинутого частичного остатка  вычитается делитель, если остаток  положителен, и к сдвинутому  частичному остатку прибавляется  делитель, если остаток отрицателен.

     5. Очередная цифра модуля частного  равна 1, если результат вычитания  положителен и 0 если отрицателен.  [2]

6. Классификация аппаратных средств  многопроцессорных  вычислительных комплексов (МПВК) по Ф.Г. Энслоу

 

• Общая шина
• Перекрестная коммутация
• Многовходовые ОЗУ
• Ассоциативные
• Матричные, векторные
• С конвейерной обработкой.

1. МПВК  с общей шиной

 

     Физическая  или логическая (опр. методы передачи инфы по проводам). Все устройства в ней. Связь только между двумя устройствами. Малонадежны, делают дополнительную шину, которую можно использовать для ускорения работы. Достоинства – простота выполнения, доступ всех модулей к ОЗУ. Низкое быстродействие и надежность.

2. МПВК  с перекрестной коммутацией

 

     Три вида:

1. сетка – к ней все подключено
2. к каждому процессору добавляется своя память
3. отделяются процессоры ввода-вывода, в дополнительную матрицу. Они соединяется через процессор ввода-вывода.

     Достоинства: обмен информацией по нескольким путям эффективнее. Скорость передачи выше, чем в первом случае, отсутствие проблем при параллельной работе процессоров, упрощенны интерфейсы, отсутствие конфликтов, возможность установления связи на любое длительное время.

     Недостатки – сложность наращивания, дороговизна компьютерной матрицы.

3. МПВК  с многовходовыми ОЗУ

 

1. Коммутация  устройств осуществляется в памяти
2. Модули памяти ОЗУ имеют число входов равное числу устройств, которое к нему подключается
3. Средства коммуникации распределены между несколькими устройствами
4. Для наращивания системы предусматривается дополнительные входы в память

     Особенности:

1. Используется несколько путей передачи информации
2. Блоки ОЗУ должны быть снабжены логическими схемами для разрешения конфликтов – когда несколько внешних устройств требуют доступа к одному и тому же элементу.
3. Каждый модуль памяти должен идентифицировать и обрабатывать запросы на доступ к определенным ячейкам памяти. Максимально возможная конфигурация системы данного типа ограничена числом входов модулей памяти.

4. Ассоциативные вычислительные системы

 

     Предпосылки их появления – обработка информации, поступающей от многих датчиков, или  систем слежения за многими объектами. Ассоциация – обработка данных может  производиться не только обычными средствами, но и путем идентификации и выбора данных по их содержанию:

1. при приеме и размещении в памяти входного потока данных
2. реализация функций, связанных с перестроением данных.

 

     

     Рис. 7 Ассоциативные вычислительные системы

     Достижение  наивысшей степени параллелизма обработки возможно, когда число обрабатываемых элементов равно числу слов.

5. Матричные вычислительные системы

 

     Выполняют последовательно поразрядные арифметические и логические операции. Каждый элемент  соединяется с 4-мя другими. ПЭ –  Процессор и ОЗУ. Разрядность  слов устанавливается программно. От УУ – команды управления и различные  константы.  

     

     Рис. 8 Матричные вычислительные системы 

     Многомодальная  логика – каждый ПЭ может бsnm активным или пассивным.  
 

6. Принципы  векторной обработки

 

     Векторная обработка увеличивает скорость и эффективность обработки за счет того, что обработка целого набора (вектора) данных выполняется  одной командой. Скорость выполнения операций в векторном режиме приблизительно в 10 раз выше скорости скалярной  обработки. Для фрагмента типа  

     Do i = 1, n

     A(i) = B(i)+C(i)

     End Do 

     в скалярном режиме потребуется сгенерировать  целую последовательность команд: прочитать  элемент B(I), прочитать элемент C(I), выполнить  сложение, записать результат в A(I), увеличить параметр цикла, проверить  условие цикла. В векторном режиме этот фрагмент преобразуется в: загрузить  порцию массива B, загрузить порцию массива C (эти две операции будут  выполняться со сдвигом в один такт, т.е. практически одновременно), векторное сложение, запись порции массива в память, если размер массивов больше длины векторных регистров, то повторить эту последовательность некоторое число раз.

     Перед тем, как векторная операция начнет выдавать результаты, проходит некоторое  время (startup), связанное с заполнением  конвейера и подкачкой аргументов. Чем больше длина векторов, тем  менее заметным оказывается влияние  данного начального промежутка времени  на все время выполнения программы.